（40GbE）和100-Gbps以太網（100GbE）知識產權（IP）內核芯片能夠高效的構建需要大吞吐量標準以太網連接的系統，包括，芯片至光模塊、芯片至芯片以及背板應用等。介質訪問控制（MAC）和物理編碼子層以及物理介質附加（PCS+PMA）子層IP內核符合IEEE 802.3ba?-2010標準要求，降低用戶在Altera 28-nm Stratix? V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE連接的設計復雜度。

IP成為系統設計團隊工具包的關鍵組成。這些內核針對Altera開發套件和Altera Quartus? II 軟件12.0集成進行優化，適用于在Stratix IV和Stratix V FPGA中開發高性能、低成本子系統IP。”

包的通道，與前一代以太網系統在邏輯上兼容。數據速率高達28.05 Gbps和14.1 Gbps，并且具有收發器的Altera Stratix V GT和GX FPGA，以及數據速率達到11.3 Gbps的Stratix IV GT FPGA都支持這些內核。Stratix FPGA結合了高密度、高性能以及豐富的特性，支持用戶集成更多的功能，提高系統帶寬。